運轉功耗
現代 超低功耗MCU 已整合相當多的的模仿外圍，不能單純考慮數字電路的動態功耗。MCU芯片 運轉時的總功耗由模仿外圍功耗和數字外圍的動態功耗相加而得。模仿電路的功耗一般由作業電壓及其功用要求指針來決議，例如 100 ns 傳遞推遲 (Propogation Delay) 的比較器作業電流或許約為 40 微安，當答應傳遞推遲標準為 1 μs 時，作業電流有時機降到個位數微安。
數字電路的動態功耗首要來自開關頻率、電壓及等效負載電容，其計算公式如下：
PDynamIC (動態功耗) ~ f (作業頻率) x CL (等效負載電容) x VDD2 (作業電壓)
由以上公式能夠了解到下降動態功耗最直接的辦法為下降作業電壓及作業頻率。但 MCU 實踐運用面一般要求更廣大的作業電壓及更高的效能。在下降作業電壓方面，能夠挑選更新近的制程，并透過 LDO 讓 CPU 內核、數字電路及與管腳輸收支電壓無關的模仿外圍在低壓操作，IO 管腳及需求與其他外部電路銜接的模仿外圍則在較高的體系電壓操作。如此能夠統籌低功耗及寬作業電壓的需求。在下降作業頻率這項參數上，一個規劃優秀的 32 位 低功耗MCU更能突顯其效能優勢，除了直覺的 MIPS 比較之外，32 位總線也代表更高的數據存取帶寬，能以更低的作業頻率到達相同的效能，從而下降全體功耗。別的，假如 MCU 內建與操作頻率相關的模仿外圍，例如石英晶體震動電路、嵌入式閃存或電流式 DAC,其電流耗費與轉化頻率成正比，也要歸入低功耗 MCU 的動態功耗規劃考慮。
靜態功耗
傳統靜態功耗的界說是指體系時鐘源封閉時數字電路的漏電流?？墒窃诨旌闲盘柕凸?nbsp;MCU 的規劃中要一起考慮下列多種漏電流來歷，包含數字電路漏電流、SRAM 漏電流、待機時已封閉的仿真電路漏電流 (例如 ADC,嵌入式閃存)、待機時不封閉的仿真電路作業電流 (例如 LDO、BOD) 及 IO 管腳的漏電流。由于時鐘源已封閉，影響靜態功耗的首要參數為制程、電壓及溫度。所以下降靜態功耗有必要挑選超低功耗制程，可是低功耗制程一般隨同較高的 Vt,導致低電壓模仿外圍規劃困難。別的，以MCU待機電流 1微安的標準，代表數字電路漏電 + RAM 堅持電流 + LDO 作業電流 + BOD (降壓偵測或重置電路) 作業電流總和有必要小于 1微安，關于 Flash,RAM 越來越大及功用越來越多的低功耗 MCU 規劃廠商而言，是非常艱巨的應戰。
均勻功耗
在體系級要統籌低功耗及高效能，有必要考慮實踐運用面的需求，例如無線環境傳感器或許讓 MCU 主時鐘及 CPU 封閉，只敞開低頻時鐘，守時喚醒外圍電路進行偵測，當契合設定條件的事情產生時快速發動 CPU 進行處理，即便沒有任何事情產生，也有必要守時激活 CPU 保持無線傳感器網絡的聯機。在遙控器的運用中，則或許徹底將一切時鐘源都封閉，當用戶按鍵時快速喚醒時鐘源及 CPU 進行處理。別的，許多運用都會參加一個 MCU 作為主機處理器的協處理器，用于監控鍵盤或紅外線輸入、改寫顯示器、操控主處理器電源以及智能電池辦理等使命。此刻均勻功耗比單純的運轉功耗或待機功耗更具目標性含義。
均勻功耗由下列首要參數組合而成： 運轉功耗及運轉時刻，靜待功耗及待機時刻，不同運轉形式之間的切換時刻。茲以下圖進行闡明：
均勻電流 (IAVG) =(I1 x T1+I2 x T2+I3 x T3+I4 x T4+I5 x T5+I6 x T6)/(T1+T2+T3+T4+T5+T6)
由于進入待機形式時刻很短，疏忽此段時刻的電流耗費，公式能夠簡化為：
均電流 (IAVG) =(I1 x T1+I3 x T3+I4 x T4+I5 x T5+I6 x T6)/(T1+T3+T4+T5+T6)
由以上公式觀察到除了下降運轉電流及靜態待機電流外，下降運轉時刻、喚醒時刻及高低速運轉形式切換時刻也是下降整機功耗的重要手法。別的，上圖一起指出，低功耗 MCU 支撐動態切換運轉時鐘頻率是必要的功用。
低功耗 MCU 規劃考慮
制程挑選
為了到達低功耗的運作，并能有用地在低耗電待機形式下，到達極低的待機功耗，能夠透過對制程的挑選而站上根本的要求門坎。在不強調速度極致的某些制程分類，挑選極低組件截止電流制程 (如下圖) 進行邏輯閘制造，并進行數字規劃是辦法之一。挑選這種戰略的額定效益是，一般也能在下降動態操作電流上，到達較佳的體現。 別的，由于高溫大幅添加靜態電流，當溫度由攝氏 25度添加到攝氏 85度時，一個典型份額約添加 10 倍的靜態電流，以非低功耗 0.18 微米制程開發的 32 位 MCU,邏輯閥門數 200K、4KB SRAM 在中心電壓 1.8V、攝氏25度的靜態耗電約為 5 ~ 10 微安，當溫度升高到攝氏 85度時，靜待電流將會飆高到 50 ~100 微安。而低功耗制程在攝氏85度僅約 10微安靜態電流。
低功耗芯片高效能的 CPU 內核
前期低功耗MCU 受限于本錢及制程技能，大都挑選 8 位 CPU 內核，但隨著工業上的智能化也在打開，如長途監控，數字化、網絡化等。簡略說來，便是人物之連接 (云端運用)、物物之連接 (物聯網) 需求越來越多，導致產品功用越來越雜亂，運算量越來越高，8 位 MCU 已逐步無法滿意效能需求。 為了統籌低功耗高效能，挑選適用的 32 位 CPU 內核乃大勢所趨。
挑選低功耗 CPU 內核，除了單位頻率耗電流外，還需求歸納考慮緊湊的低內存代碼，相同功用所需的代碼越長，除了添加內存本錢，也代表更長的運轉時刻及功耗。別的，由于軟件開發本錢在后期將會越來越高，很多的參閱代碼及更多的第三方開發商的支撐，都能夠有用下降軟件的開發時刻及本錢。所以挑選一款更多人運用的 CPU 內核也是重要的考慮之一ARM CortexTM-M0 閥門數僅 27K,運用的電量在 1.8V,超低走漏 180ULL (Ultra Low Leakage) 僅約 50μA/MHz.M0 內核選用 Thumb2 指令集架構，產生出非常緊湊的低內存代碼，進一步下降了電源需求。ARM 自 2009 年宣布了 32 位 CortexTM-M0 內核以來，包含 NXP、新唐科技、ST、Freescale 等多家國內外 MCU 大廠相繼投入 CortexTM-M0 MCU 開發，不管供貨或許種類的完全度都已非常老練，投入 CortexTM-M0 的 MCU 開發商也在繼續添加中。
低功耗數字電路
關于一般的同步數字電路規劃，要使數字單元有用下降操作電流，透過操控時鐘的頻率或截止不需求的時鐘跳動，也是重要的辦法。低功耗MCU一般裝備豐厚的時鐘操控單元，可對各異的數字外圍單元，按照需求做降頻或升頻的操作調整，在到達運作才能的一起，用最低的頻率來運轉。但為了到達更彈性的時鐘源裝備，或許導致 CPU 內核和外圍電路時鐘不同步的現象，此刻有必要細心考慮電路規劃，確?？鐣r鐘范疇數據存取的正確性。
別的為了盡量下降 CPU 介入處理時刻或下降 CPU 作業頻率而節省下來的功耗，能夠供給 DMA 或外圍電路彼此觸發電路進行數據的傳遞，例如 Timer 守時主動觸發 ADC 或 DAC,并透過 DMA 進行數據由 ADC 到 RAM 或許 RAM 到 DAC 的搬移，一起在 ADC 的輸入能夠添加簡略的數字綠涉及滑潤化電路，如此不需求 CPU 常常介入處理，也不會由于需求實時處理 ADC 或 DAC 事情導致中止程序占用太多時刻，下降體系的實時性及穩定性。
